Pradėkite su „Verilog“ projektuoti grandines

Atskleidimas: Jūsų palaikymas padeda išlaikyti svetainę! Mes uždirbame siuntimo mokestį už kai kurias paslaugas, kurias rekomenduojame šiame puslapyje.


„Verilog“ yra aparatūros aprašymo kalba (HDL). Tai panaši į programavimo kalbą, bet ne visai tas pats. Programinės įrangos kūrimui naudojama programavimo kalba, o skaitmeninės logikos grandinių elgsenai apibūdinti naudojama aparatinės įrangos aprašymo kalba. T. y., HDL yra naudojamas kompiuterinių lustų projektavimui: procesoriams, procesoriams, pagrindinėms plokštėms ir panašioms skaitmeninėms schemoms.

„Verilog“ istorija

„Verilog“ buvo vienas iš pirmųjų modernių HDL. Buvo keletas ankstesnių HDL, grįžusių į 1960-uosius, tačiau jie buvo palyginti riboti. Iki „Verilog“ (ir jo artimo konkurento, VHDL), dauguma grandinių buvo projektuojama rankomis, oficialų aparatūros aprašymo kalbą nurodantį elgesį verčiant į parengtus grandinės plokštės brėžinius..

„Verilog“ pradėjo devintojo dešimtmečio pradžioje kaip patentuotą (uždarojo kodo) kalbą, skirtą imituoti aparatūrą – iš dalies atlikti aparatūros patikrinimo darbus. (Pavadinimas yra „patvirtinimo“ ir „logikos“ derinys.) Dizainas apėmė idėjas iš kitų HDL (dažniausiai HiLo) ir iš programavimo kalbų (dažniausiai C). Kai žmonės pradėjo vartoti kalbą, buvo aišku, kad ją galima naudoti kuriant naują aparatūrą. Tam reikėjo suprojektuoti aparatūros sintezės priemones, kurios galėtų paversti HDL modulio logiką fiziniu dizainu.

1990 m. Įmonė, kuriai priklausė Verilog (Cadence), nusprendė atidaryti kalbą. Jie perdavė teises naujai ne pelno organizacijai, vadinamai „Open Verilog International“ (kuri vėliau susijungė su lygiaverte VHDL organizacija ir sudarė „Accellera“). Techninės įrangos pardavėjai greitai pradėjo modifikuoti ir išplėsti „Verilog“ savo tikslams, sukurdami dešimtis mažai nesuderinamų versijų. OVI paprašė IEEEto suvienodinti kalbą, kurią ji padarė 1995 m. IEEE ir toliau yra autoritetinga verilogų kalbos standartų įstaiga, o „Accellera“ yra pagrindinis kalbos vystymosi variklis..

„Verilog“ per pastaruosius tris dešimtmečius labai pasikeitė. Prieš standartizuodama, kiekviena nauja „Cadence“ versija pristatė daugybę naujų funkcijų. Nuo tada, kai standartą perėmė IEEE, buvo trys kalbos specifikacijos – naujausia 2005 m.

Verilogų šeima

Be pagrindinės verilogų kalbos, yra ir du pagrindiniai verilogų šeimos nariai.

  • „SystemVerilogis“ yra „Verilog“ viršutinis rinkinys, pridedantis išsamią aparatinės įrangos patvirtinimo kalbą.
  • „Verilog-AMS“ yra „Verilog“ darinys, pridedantis savybes aprašyti analogines ir mišraus signalo sistemas.

„Verilog“ sintaksė ir pavyzdžiai

„Verilog“ sintaksė ir struktūra yra labai panaši į C. Pagrindinis skirtumas yra tas, kad joje yra struktūros ir operatoriai, apibūdinantys specifinę aparatinės įrangos informaciją..

Kai kurie dalykai, pavyzdžiui, sklidimo laikas ir signalo stiprumas, pavyzdžiui, sklidimo laikas ir signalo stiprumas, yra aiškiau apibrėžti, kurie iš tikrųjų nėra aptariami tokiomis kalbomis kaip C.

Kiti dalykai iš tikrųjų yra šiek tiek apibendrinti, pavyzdžiui, „flip-flops“ (keičiantis dviejų kintamųjų reikšmėmis), kuriuos galima parodyti „Verilog“ nereikalaujant laikino priskyrimo ad-hoc kintamiesiems. Šiame pavyzdyje keičiamos x ir y vertės:

prasideda
x <= y;
y <= x;
galas

Norėdami šiek tiek pajusti kalbą, pateikiame tris to paties daugialypio proceso pavyzdžius. Jie visi sujungia signalus iš dviejų įėjimų į vieną išvestį.

Pavyzdys: nenutrūkstamas priskyrimas

viela;
priskirti = sel? a: b;

Pavyzdys: procedūra

reg atsisakyti;
visada @ (a arba b arba sel)
prasideda
atvejis (sel)
1’b0: out = b;
1’b1: out = a;
galinis dėklas
galas

Pavyzdys: jei yra kitaip

reg atsisakyti;
visada @ (a arba b arba sel)
if (sel)
out = a;
Kitas
out = b;

Visada raktas sudaro nesibaigiantį ciklą. Kai pridedamas @ () operatorius, kilpos kartojimas įvyksta kaskart, kai tik pasikeičia pavadintos vertės.

„Verilog“ ištekliai

Kadangi „Verilog“ nėra tradicinė programinės įrangos programavimo kalba, ištekliai labiau sutelkti į knygas. Tačiau mes taip pat surinkome keletą geriausių internetinių šaltinių.

Internetiniai šaltiniai

  • Pamokos
    • „Verilog“ pamoka iš „Asic World“: informacija yra puiki, ypač tiems, kuriems reikia pradinio lygio vadovėlio. Bet jūs turėsite nekreipti dėmesio į jo siaubingą dizainą.
    • „Verilog Primer“: keturių skyrių internetinė knyga be kaulų, kurioje bandoma pateikti „tik faktus“ apie „Verilog“. Labai gerai, jei nepakenksite sau.
    • Įvadas į „Verilog“: nemokamas devynių skyrių kursas.
  • Įrankiai
    • „VeriPool“: nemokami programinės įrangos įrankiai „Verilog“ plėtrai.
    • „Verilog Online Simulator“: nemokamas „Verilog“ vertėjas.

Knygos

Skirtingai nuo populiarių programinės įrangos kūrimo kalbų, „Verilog“ internetinių šaltinių ir vadovėlių tiesiog nėra tiek daug. Jei norite išmokti kalbą, turėsite įsigyti keletą fizinių knygų.

Įvadinės knygos

Tai yra žmonėms, kurie tik pradeda mokytis „Verilog“.

  • Įvadas į „Verilog“: viena iš geresnių „tik pradedančių“ knygų.
  • Skaitmeninės logikos su „Verilog Design“ pagrindai: įvadas į temą, parašytas ir sukurtas kaip vadovėlis kolegijos lygio kursams. Integruota CAD (kompiuterinio projektavimo) programinė įranga, skirta „Verilog“ paversti fizinės grandinės projektavimu, ir dokumentuoti, kaip realiai veikia mikroschemos.
  • „Verilog“ pavyzdys: glaustas FPGA projektavimo įvadas: FPGA yra programuojamas lauko vartų masyvas, integruotos grandinės tipas, kurį galima užprogramuoti pagaminus (ir perprogramuojant). Tai sujungia tiesioginio aparatūros diegimo greitį (kaip ir ASIC) su programinės įrangos programavimo lankstumu. „Verilog“ gali būti naudojamas FPGA programuoti (tiesą sakant, jei jūs tik pradedate dirbti, jūs daug labiau linkę, kad galėsite įgyvendinti savo dizainus FPGA, nei ASIC, kurį tektų gaminti pagal užsakymą). Ši knyga pateikia išsamų įvadą šia tema.
  • Skaitmeninis dizainas („Verilog“): įterptųjų sistemų požiūris naudojant „Verilog“: dar vienas kolegijos kursų vadovėlis su įvadine informacija apie „Verilog“, šis akcentuoja įterptųjų sistemų projektavimą (būtent ten greičiausiai jums prireiks kurti naujus FPGA vaizdus tikrasis pasaulis).
  • Skaitmeninis dizainas: Su „Verilog HDL“ įžanga
  • Skaitmeninis dizainas ir „Verilog HDL“ pagrindai
  • „Verilog HDL“ sintezė, praktinis pagrindas
  • Antrasis „SystemVerilog for Design“ leidimas: „SystemVerilog“ naudojimo aparatūros projektavimo ir modeliavimo vadovas

Tarpinės ir išplėstinės knygos

Knygos žmonėms, kurie jau pažįsta Verilog ir nori pagerinti savo įgūdžius.

  • „Verilog“ ir „SystemVerilog Gotchas“: 101 dažna kodavimo klaida ir kaip jų išvengti: labai rekomenduojama knyga tarpiniams „Verilog“ programuotojams, norintiems tapti ekspertais.
  • „Verilog Designer’s Library“: savotiška „Verilog“ receptų knyga, skirta dirbantiems „Verilog“ kūrėjams.
  • Pažangus drožlių dizainas, praktiniai „Verilog“ pavyzdžiai: viena iš naujausių „Verilog“ kanono priedų, ši 2013 m. Knyga yra išsamus amato meistro žetonų dizainas..
  • Skaitmeninė logika RTL & „Verilog“ interviu klausimai

Knygos tik apie „System Verilog“

  • UVM gruntas: žingsnis po žingsnio įvadas į visuotinę patikros metodiką
  • „SystemVerilog“ tikrinimui: „Testbench“ kalbos ypatybių mokymosi vadovas
  • „SystemVerilog“ teiginiai ir funkcinis aprėptis: kalbos, metodikos ir programų vadovas

Alternatyvos Verilog

„Verilog“ yra viena iš dviejų dažniausiai naudojamų aparatinės įrangos aprašymo kalbų. Kitas yra VHDL. Be to, C ++ taip pat gali būti naudojamas kaip HDL ir HVL, nors dažniausiai tik aukšto lygio elgesio modeliui. Rimčiausi aparatūros kūrėjai laisvai kalba visose trijose, taip pat pagrindinėse žemo lygio operacinės sistemos kalbose, tokiose kaip C.

Jeffrey Wilson Administrator
Sorry! The Author has not filled his profile.
follow me
    Like this post? Please share to your friends:
    Adblock
    detector
    map