Započnite s dizajniranjem krugova s ​​Verilog-om

Objava: Vaša podrška pomaže održavanju web mjesta! Naplaćujemo naknadu za preporuku za neke usluge koje preporučamo na ovoj stranici.


Verilog je jezik hardverskog opisa (HDL). To je slično programskom jeziku, ali nije sasvim ista stvar. Dok se programski jezik koristi za izradu softvera, jezik opisivanja hardvera koristi se za opisivanje digitalnih logičkih sklopova. Odnosno, HDL se koristi za dizajn računalnih čipova: procesora, CPU-e, matične ploče i slično digitalno kolo.

Povijest veriloga

Verilog je bio jedan od prvih modernih HDL-ova. Bilo je nekoliko ranijih HDL-ova, koji sežu sve do 1960-ih, ali oni su bili relativno ograničeni. Sve do Veriloga (i njegovog bliskog konkurenta, VHDL), većina dizajna sklopova rađena je prvenstveno ručno, prevodeći ponašanje određeno u formalnom opisnom jeziku hardvera u izrađene nacrte crteža na ploči..

Verilog je započeo ranih osamdesetih godina kao vlastiti (zatvoreni izvorni) jezik za simulaciju hardvera – dijelom za obavljanje poslova provjere hardvera. (Naziv je kombinacija “provjere” i “logike”.) Dizajn je sadržavao ideje iz drugih HDL-ova (uglavnom HiLo), ali i iz programskih jezika (uglavnom C). Jednom kada su ljudi počeli koristiti jezik, bilo je jasno da bi se on mogao koristiti za dizajn novog hardvera. Ovo je zahtijevalo dizajniranje alata za sintezu hardvera koji bi mogli prevesti logiku HDL modula u fizički dizajn.

1990. tvrtka koja je posjedovala Verilog (Cadence) odlučila je otvoriti jezik. Prava su prenijeli na novu neprofitnu organizaciju koja se zove Open Verilog International (koja se kasnije spojila s ekvivalentnom organizacijom za VHDL i formira Accellera). Dobavljači hardvera počeli su modificirati i proširiti Verilog u svoje svrhe, stvarajući na desetke pomalo nespojivih verzija. OVI je tražio od IEEEto-a da standardizira jezik, što je i učinio 1995. IEEE je i dalje autoritativno tijelo za standarde za jezik Verilog, a Accellera je glavni pokretač jezičnog razvoja.

Verilog se u posljednja tri desetljeća uvelike promijenio. Prije standardizacije svaka je nova verzija Cadencea uvela velik broj novih značajki. Otkako je standard preuzeo IEEE, postojale su tri jezične specifikacije – najnovija 2005. godine.

Obitelj Verilog

Pored osnovnog jezika Verilog, postoje dva glavna člana obitelji Verilog.

  • SystemVerilogis je superset Verilog-a koji dodaje kompletni jezik za potvrdu hardvera.
  • Verilog-AMS je derivat Veriloga koji dodaje značajke za opisivanje analognih i mješovitih signala.

Verilog sintakse i primjeri

Sintaksa i struktura Veriloga vrlo su slični C. Glavna razlika je što uključuje strukture i operatore za opis detalja specifičnih za hardver..

Neke stvari su u Verilogu jasnije – primjerice vrijeme širenja i jačina signala – koji se zapravo ne bave jezicima poput C.

Ostale su stvari pomalo apstrahirane poput sličnih leptira (razmjenjujući vrijednosti dviju varijabli) koje se mogu prikazati u Verilogu bez potrebe za privremenim dodjeljivanjem ad-hoc varijabli. U sljedećem primjeru izmjenjuju se vrijednosti u varijablama x i y:

početi
x <= y;
y <= x;
kraj

Da biste dobili malo osjećaja za jezik, evo tri primjera istog postupka multipleksa. Svi oni kombiniraju signale sa dva ulaza u jedan izlaz.

Primjer: kontinuirano dodjeljivanje

žicati;
dodijeliti = sel? a: b;

Primjer: postupak

reg out;
uvijek @ (a ili b ili sel)
početi
slučaj (SEL)
1’b0: van = b;
1’b1: van = a;
endcase
kraj

Primjer: If-Else

reg out;
uvijek @ (a ili b ili sel)
ako (sel)
out = a;
drugo
vani = b;

Uvijek ključ riječi čini beskonačnu petlju. Kada se doda operator @ (), jedna iteracija petlje se događa kad god se imenovane vrijednosti promijene.

Verilog resursa

Budući da Verilog nije tradicionalni programski jezik softvera, resursi su više usredotočeni na knjige. Ali zajedno smo sastavili i neke od najboljih internet resursa.

Internetski resursi

  • Tutoriali
    • Verilog Tutorial iz Asic World-a: podaci su izvrsni, posebno za one kojima je potreban udžbenik za ulaznu razinu. Ali morat ćete zanemariti njegov strašni dizajn.
    • Verilog Primer: internetska knjiga s četiri kosti s golim kostima koja pokušava pružiti “samo činjenice” o Verilogu. Vrlo dobro za sebe.
    • Uvod u Verilog: besplatni tečaj u devet poglavlja.
  • alat
    • VeriPool: besplatni softverski alati za razvoj Veriloga.
    • Verilog Online Simulator: besplatni prevoditelj Verilog.

knjige

Za razliku od popularnih jezika za razvoj softvera, za Verilog jednostavno nema toliko internetskih resursa i vodiča. Ako želite naučiti jezik, morat ćete nabaviti neke fizičke knjige.

Uvodne knjige

Ovo su ljudi koji tek počinju učiti Verilog.

  • Uvod u Verilog: dostupne su neke od najboljih knjiga “tek za početak”.
  • Osnove digitalne logike s dizajnom Verilog: uvod u temu, napisan i osmišljen kao udžbenik za tečaj na razini visokog učilišta. Integrira CAD (računalni dizajn) softver za prevođenje Veriloga u dizajn fizičkih krugova i dokumentira kako stvarni čipovi zapravo rade.
  • Verilog po primjeru: Sažetak uvoda za FPGA dizajn: FPGA je polje programabilna vrata, vrsta integriranog kruga koji se može programirati nakon proizvodnje (i reprogramirati). Ovo kombinira brzinu izravne implementacije hardvera (kao u ASIC-u) i fleksibilnost softverskog programiranja. Verilog se može koristiti za programiranje FPGA-ova (u stvari, ako tek započinjete, veća je vjerojatnost da ćete moći implementirati svoje nacrte na FPGA nego na ASIC-u, koji će se morati proizvoditi po mjeri). Ova knjiga daje solidan uvod u ovu temu.
  • Digitalni dizajn (Verilog): Pristup ugrađenim sustavima pomoću Veriloga: još jedan udžbenik s tečajevima s uvodnim informacijama o Verilogu, ovaj s naglaskom na dizajniranje ugrađenih sustava (gdje ćete najvjerojatnije morati dizajnirati nove FPGA slike u stvarni svijet).
  • Digitalni dizajn: Uvod u Verilog HDL
  • Osnove digitalnog dizajna i Verilog HDL-a
  • Verilog HDL sinteza, praktični primer
  • SystemVerilog for Design drugo izdanje: Vodič za korištenje SystemVerilog za dizajn i modeliranje hardvera

Srednje i napredne knjige

Knjige za ljude koji već poznaju Verilog i žele povećati razinu svoje vještine.

  • Verilog i SystemVerilog Gotchas: 101 uobičajene pogreške kodiranja i kako ih izbjeći: visoko preporučena knjiga za posredničke Verilog programere koji žele postati stručnjaci.
  • Knjižnica Verilog dizajnera: vrsta Verilog knjige recepata za rad s Verilog programerima.
  • Napredni dizajn čipova, praktični primjeri u Verilogu: jedan od novijih dodataka Verilog kanona, ova knjiga iz 2013. godine detaljno je pogledala dizajn čipova majstora zanata.
  • Digitalna logika RTL & Verilog pitanja za intervju

Knjige samo o sustavu Verilog

  • UVM primer: korak po korak uvod u Univerzalnu metodologiju provjere
  • SystemVerilog za verifikaciju: Vodič za učenje značajki jezika testnog tela
  • SystemVerilog izjave i funkcionalna pokrivenost: Vodič za jezik, metodologiju i primjene

Alternativa za Verilog

Verilog je jedan od dva najčešće korištena jezika opisa hardvera. Drugi je VHDL. Pored toga, C ++ se može koristiti i kao HDL i HVL, iako uglavnom samo za dizajn ponašanja na visokoj razini. Većina ozbiljnih programera hardvera tečno govori sva tri, kao i glavni jezici operativnog sustava niske razine poput C.

Jeffrey Wilson Administrator
Sorry! The Author has not filled his profile.
follow me
    Like this post? Please share to your friends:
    Adblock
    detector
    map